Audio Clock Regeneration II

TX(sil series) chip을 위한 audio clock regeneration에 대해서 생각해 봅니다.

TX(sil series) chip이 Audio Clock Regernation 을 위해서는 다음과 같은 정보가 필요합니다.

 

1. 입력 오디오의 audio의 MCLK

 

여기서 설정 되는값은 H/W CTS 값을 구하는데 영향을 주기 때문에 정확히 설정 해야합니다.

예를 들어 audio의 MCLK 가 24.576Mhz이고  96khz sampling frequency를 가졌다면

24,576,000/96,000 = 256 Fs(0x01) 로 설정하면 됩니다.

 

 

2. sampling frequency(44.1khz,48Khz....192Khz)/출력 해상도

 

  http://blog.daum.net/climb95/5301640  에 언급한 N값을 설정하기 위해서 입력 sampling frequency와

  출력 비디오 해상도에 따른 TMDS Clock이 필요합니다.

 

3.  위 두가지가 설정되면 아래 레지스터를  H/W CTS(0x02) 로 설정해주면 깔끔하게 오디오 출력됩니다.

 

4. 일반적으로 오디오 소스가 48k 이상인데 수신장치가 48k를 초과하면 음을 재현 못할경우

    SRC(Sampling rate converter)를 사용합니다.

 

   96k source에 대해서는 레지스터를 0x01,

   192k source에 대해서는 0x03 으로 설정하면 down-sampling해서 출력 하게 됩니다.

 

 

입력 spdif의 status정보가 실제 sampling rate와 맞지 않거나 정보가 없을때

SPDIF_CTRL(0x15) register 의 FS_OVERRIDE를 1 로 하고 I2S_CHST4(0x21) 의 SW_SPDIF_FS 에 알고 있는 값을 기입하고

ASRC(0x23)을 설정하면 원하는 결과를 얻을수있다.